在ECL系统中通常使用另外一种方法:线阻抗匹配

 贴片电感     |      2019-01-08 23:49

  板很简单,但实际操作中需要先明确目标,当然重点任然是了解所用元器件的功能对布局布线的要求,合理的做好元器件的布局和

  PCB抄板即是在已有PCB电路板的情况下,对电路板进行克隆、导出原理图等,它是一种用来生产的文件。也可在此基础上根据用户需求进行二次开发,重新设计,实现产品的功能升级与扩展。那么如何从PCB抄板文件原理图变成实实在在PCB板呢?

  也许大家都知道哦,做PCB板就是把设计/克隆好的原理图变成一块实实在在的PCB电路板,请别小看这一过程,有很多原理上行得通的东西在工程中却难以实现,或是别人能实现的东西另一些人却实现不了,因此说做一块PCB板不难,但要做好一块PCB板却不是一件容易的事情。

  微电子领域的两大难点在于高频信号和微弱信号的处理,在这方面PCB制作水平就显得尤其重要,同样的原理图,同样的元器件,不同的人制作出来的PCB就具有不同的结果,那么如何才能做出一块好的PCB板呢?根据我们以往的经验,想就以下几方面谈谈自己的看法:

  接受到一个设计/抄板任务,首先要明确其目标。是普通的PCB板、高频PCB板、小信号处理PCB板还是既有高频率又有小信号处理的PCB板,如果只需设计普通的PCB板,只要做到布局布线合理整齐,机械尺寸准确无误即可,如有中负载线和长线,就要采用一定的手段进行处理,减轻负载,长线要加强驱动,重点是防止长线MHz的信号线时,就要对这些信号线进行特殊的考虑,比如线间串扰等问题。如果频率更高一些,对布线的长度就有更严格的限制,根据分布参数的网络理论,高速电路与其连线间的相互作用是决定性因素,在系统设计时不能忽略。随着门传输速度的提高,在信号线上的反对将会相应增加,相邻信号线间的串扰将成正比地增加,通常高速电路的功耗和热耗散也都很大,在做高速PCB时应引起足够的重视。

  当板上有毫伏级甚至微伏级的微弱信号时,对这些信号线就需要特别的关照,小信号由于太微弱,非常容易受到其它强信号的干扰,屏蔽措施常常是必要的,否则将大大降低信噪比。以致于有用信号被噪声淹没,不能有效地提取出来。

  对板子的调测也要在设计阶段加以考虑,测试点的物理位置,测试点的隔离等因素不可忽略,因为有些小信号和高频信号是不能直接把探头加上去进行测量的。

  此外还要考虑其他一些相关因素,如板子层数,采用元器件的封装外形,板子的机械强度等。在做PCB板子前,要做出对该设计的设计目标心中有数。

  我们知道,有些特殊元器件在布局布线时有特殊的要求,比如LOTI和APH所用的模拟信号放大器,模拟信号放大器对电源要求要平稳、纹波小。模拟小信号部分要尽量远离功率器件。在OTI板上,小信号放大部分还专门加有屏蔽罩,把杂散的电磁干扰给屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工艺,功耗大发热厉害,对散热问题必须在布局时就必须进行特殊考虑,若采用自然散热,就要把GLINK芯片放在空气流通比较顺畅的地方,而且散出来的热量还不能对其它芯片构成大的影响。如果板子上装有喇叭或其他大功率的器件,有可能对电源造成严重的污染这一点也应引起足够的重视.

  元器件的布局首先要考虑的一个因素就是电性能,把连线关系密切的元器件尽量放在一起,尤其对一些高速线,布局时就要使它尽可能地短,功率信号和小信号器件要分开。在满足电路性能的前提下,还要考虑元器件摆放整齐、美观,便于测试,板子的机械尺寸,插座的位置等也需认真考虑。

  高速系统中的接地和互连线上的传输延迟时间也是在系统设计时首先要考虑的因素。信号线上的传输时间对总的系统速度影响很大,特别是对高速的ECL电路,虽然集成电路块本身速度很高,但由于在底板上用普通的互连线ns的延迟量)带来延迟时间的增加,可使系统速度大为降低.象移位寄存器,同步计数器这种同步工作部件最好放在同一块插件板上,因为到不同插件板上的时钟信号的传输延迟时间不相等,可能使移位寄存器产主错误,若不能放在一块板上,则在同步是关键的地方,从公共时钟源连到各插件板的时钟线的长度必须相等。

  随着OTNI和星形光纤网的设计完成,以后会有更多的100MHz以上的具有高速信号线的板子需要设计,这里将介绍高速线.传输线

  印制电路板上的任何一条“长”的信号通路都可以视为一种传输线。如果该线的传输延迟时间比信号上升时间短得多,那么信号上升期间所产主的反射都将被淹没。不再呈现过冲、反冲和振铃,对现时大多数的MOS电路来说,由于上升时间对线传输延迟时间之比大得多,所以走线可长以米计而无信号失真。而对于速度较快的逻辑电路,特别是超高速ECL

  集成电路来说,由于边沿速度的增快,若无其它措施,走线的长度必须大大缩短,以保持信号的完整性。

  有两种方法能使高速电路在相对长的线上工作而无严重的波形失真,TTL对快速下降边沿采用肖特基二极管箝位方法,使过冲量被箝制在比地电位低一个二极管压降的电平上,这就减少了后面的反冲幅度,较慢的上升边缘允许有过冲,但它被在电平“H”状态下电路的相对高的输出阻抗(50~80)所衰减。此外,由于电平“H”状态的抗扰度较大,使反冲问题并不十分突出,对HCT系列的器件,若采用肖特基二极管箝位和串联电阻端接方法相结合,其改善的效果将会更加明显。

  当沿信号线有扇出时,在较高的位速率和较快的边沿速率下,上述介绍的TTL整形方法显得有些不足。因为线中存在着反射波,它们在高位速率下将趋于合成,从而引起信号严重失真和抗干扰能力降低。因此,为了解决反射问题,在ECL系统中通常使用另外一种方法:线阻抗匹配法。用这种方法能使反射受到控制,信号的完整性得到保证。

  严格他说,对于有较慢边沿速度的常规TTL和CMOS器件来说,传输线并不是十分需要的.对有较快边沿速度的高速ECL器件,传输线也不总是需要的。但是当使用传输线时,它们具有能预测连线时延和通过阻抗匹配来控制反射和振荡的优点。1

  决定是否采用传输线的基本因素有以下五个。它们是:(1)系统信号的沿速率, (2)连线)容性负载(扇出的多少),(4)电阻性负载(线)允许的反冲和过冲百分比(交流抗扰度的降低程度)。

  2.传输线) 同轴电缆和双绞线:它们经常用在系统与系统之间的连接。同轴电缆的特性阻抗通常有50和75,双绞线)印制板上的微带线

  微带线是一根带状导(信号线).与地平面之间用一种电介质隔离开。如果线的厚度、宽度以及与地平面之间的距离是可控制的,则它的特性阻抗也是可以控制的。

  带状线是一条置于两层导电平面之间的电介质中间的铜带线。如果线的厚度和宽度、介质的介电常数以及两层导电平面间的距离是可控的,那么线的特性阻抗也是可控的。

  同样,单位长度带状线的传输延迟时间与线的宽度或间距是无关的;仅取决于所用介质的相对介电常数。

  在一条线的接收端用一个与线特性阻抗相等的电阻端接,则称该传输线为并联端接线。它主要是为了获得最好的电性能,包括驱动分布负载而采用的。

  有时为了节省电源消耗,对端接的电阻上再串接一个104电容形成交流端接电路,它能有效地降低直流损耗。

  在驱动器和传输线之间串接一个电阻,而线的终端不再接端接电阻,这种端接方法称之为串联端接。较长线上的过冲和振铃可用串联阻尼或串联端接技术来控制.串联阻尼是利用一个与驱动门输出端串联的小电阻(一般为10~75)来实现的.这种阻尼方法适合与特性阻抗来受控制的线相联用(如底板布线,无地平面的电路板和大多数绕接线等。

  串联端接时串联电阻的值与电路(驱动门)输出阻抗之和等于传输线的特性阻抗.串联联端接线存在着只能在终端使用集总负载和传输延迟时间较长的缺点.但是,这可以通过使用多余串联端接传输线的方法加以克服。